Verilog entorno de desarrollo integrado ( IDE ) , como Altera Quartus II (ver Recursos para el enlace)
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Abra el IDE Verilog y crear un nuevo proyecto haciendo clic en " archivo", luego seleccione " Asistente para nuevo proyecto . " una ventana de creación del proyecto aparece . Seleccione un nombre y directorio para este proyecto. Por ejemplo , se puede citar el proyecto "pulso " y colocarlo en el directorio "C : \\. Verilog Proyectos " Pulse el botón " Siguiente" para pasar por el resto de las páginas , dejando todas las opciones a sus valores predeterminados . Pulse el botón " Finalizar" para crear el proyecto.
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Seleccione " Archivo", luego en "Nuevo" para abrir una ventana de creación del archivo. Seleccione "Archivo HDL Verilog " y pulse el botón "OK " para añadir un nuevo archivo Verilog al proyecto. Un archivo Verilog blanco aparece en la ventana principal del editor de texto.
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Definir un nuevo "módulo" que tiene el mismo nombre que el proyecto . Este módulo albergará todo el código para el programa de pulso. Cuando se define un módulo, también puede definir parámetros de entrada y de salida. El módulo de "pulso " necesita dos parámetros : una señal de reloj y una salida para el impulso generado . Escribe lo siguiente para definir el módulo con estos parámetros :
pulso módulo (reloj , pulso) ;
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Definir dos señales : una señal de reloj de entrada y una señal de pulso de la salida . La señal de reloj se utiliza para disparar un pulso sobre su flanco de bajada . El flanco de bajada es donde las transiciones de la señal de reloj de un valor alto a un valor bajo. Por el contrario, el flanco de subida es el que las transiciones de la señal de reloj de un valor bajo a un valor alto. La señal de reloj mantiene la señal de alto para la misma cantidad de tiempo que una señal de baja , la creación de un modelo que se parece a un tren de cajas. Se pueden definir dos señales con las dos afirmaciones siguientes :
reloj de entrada
; pulso de salida ;
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Escriba la siguiente instrucción para realizar una secuencia de acciones con cada tic de la señal de reloj , lo que provocó en el flanco de bajada del reloj :
siempre @ ( negedge reloj)
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Coloque un solo bit en la señal de salida "pulso " , así:
pulso < = 1'b1 ;
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final del módulo con la siguiente declaración :
endmodule
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compilar y probar el circuito pulsando el botón "Play" situado en la barra de herramientas del software Quartus II . Este circuito genera un pulso en el flanco descendente de la señal de reloj .