Cómo analizar el sistema Afirmaciones Verilog

Verilog es un lenguaje de programación que se describe el hardware digital. Las afirmaciones son declaraciones que definen las condiciones previstas en un programa. En Verilog , las afirmaciones se utilizan para definir los estados que el circuito debe surgir durante el funcionamiento normal. Estas afirmaciones se pueden utilizar para analizar el circuito de fallos . Los errores de programación pueden dar lugar a un error de aserción , que le ayuda a trazar un error de nuevo a su causa raíz. Usted debe agregar afirmaciones a su programa de Verilog para ayudarle a depurar el sistema, y como una herramienta para ayudar a otros programadores cuando revisan su código . Cosas que necesitará
Verilog entorno de desarrollo integrado ( IDE ) , como Altera Quartus II (ver Recursos para el enlace)
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Abra el IDE Verilog haciendo clic en su icono. Crear un nuevo proyecto haciendo clic en " Archivo", luego seleccione " Asistente para nuevo proyecto ". Aparecerá una nueva ventana del proyecto. Seleccione un nombre y directorio para este proyecto. Pulse el botón " Siguiente" para pasar por el resto de las páginas , dejando todas las opciones a sus valores predeterminados . Pulse el botón " Finalizar" para crear el proyecto.
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Seleccione " Archivo", luego en "Nuevo" para abrir una ventana de creación del archivo. Seleccione "Archivo HDL Verilog " y pulse el botón "OK " para añadir un nuevo archivo Verilog al proyecto. Un archivo Verilog blanco aparece en la ventana principal del editor de texto.
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Crear un módulo lleva el nombre del proyecto. Por ejemplo , si su proyecto se denomina " afirmaciones ", se puede escribir la siguiente definición de módulo :

afirmaciones módulo ;
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Declarar dos registros que tienen valores , denominados "A" y " B ", de esta manera:

reg a, B;
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Establecer el valor inicial para cada registro de la siguiente manera:

inicial comienzan a = 0 ; comienzan inicial B = 1 ;
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Suponga que tiene un "if" que comprueba si "A" no es igual a "B" en este punto en el programa, esto debe siempre ser verdad , ya que " a" y " B" se acaba de inicializar a valores diferentes . Esto sería un gran lugar para poner una declaración " valer " . Escriba la siguiente instrucción "if" , seguido de un " valer " declaración:

if (! A = B ) afirman (! A = B);
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Escribe un más detallado " afirmar " la declaración que imprime mensajes cada vez que se procesa una declaración " valer " . Vuelva a colocar el " assert ( A = B! )," Con la siguiente declaración :

afirmar (! A = B) $ display ( " . Aserción aprobó una no es igual a B. "); más $ error ( " Error de aserción A es igual a B. . ");
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Ejecute el programa presionando el botón verde "Play" situado en la barra de herramientas superior . El programa debe imprimir el siguiente mensaje : " Afirmación pasó . A no es igual a B. "Sin embargo , si se produce algún fallo que establece el valor de " B " a cero , la afirmación se producirá un error y el mensaje de error" Error de aserción . A es igual a B " aparecerá .
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Usar mensajes afirmación para analizar el estado de su programa y verificar todas las suposiciones sobre el diseño. Cuando una aserción falla repetidamente , hay un error en el programa que no cumple con los criterios de diseño. Usted puede trabajar su camino de la afirmación hacia atrás para la causa de este error.