SystemVerilog busca enfocar las capacidades de Verilog y mejorar la capacidad del lenguaje para verificar chips basados en IP . SystemVerilog amplía Verilog con la implementación de apoyo lenguaje de programación "C " , lo que permite a los desarrolladores definir los protocolos del HDL en los lenguajes de programación más conocidas, como C y C + + .
Desarrollo
< p> Verilog fue desarrollado por los sistemas automatizados de diseño integradas en 1985. Diecinueve años más tarde, Accellera introdujo SystemVerilog para ampliar las capacidades de Verilog . Verilog comenzó como un HDL privada , antes de ser hecho público en 1980 . Después se convirtió en Verilog HDL pública , Acellera fue capaz de ampliar tanto el estándar de SystemVerilog y mantener el HDL Verilog huérfanos .
Objeto y Verificación Afirmación basada
A diferencia de Verilog , el HDL SystemVerilog contiene tanto la verificación basada en objetos y la afirmación basada . SystemVerilog se puede utilizar para hacer afirmaciones de verdadero /falso tipo de módulos de prueba de uso común , lo que reduce algunos de los trabajos de implementación de módulos de prueba externo para el proceso de verificación .
IEEE etiquetas
Verilog se asigna la clasificación IEEE 1364 por el Instituto de Ingenieros Eléctricos y Electrónicos , mientras SystemVerilog es etiquetado como IEEE 1800 . El IEEE se decide por un conjunto de normas o especificaciones, que los proyectos deben cumplir con el fin de llevar la etiqueta " IEEE " . Las etiquetas numéricas ayudan a distinguir Verilog y SystemVerilog de un sinnúmero de otras normas y proyectos de la IEEE - hay más de 1.300 hardware y protocolos de software desarrollados por el comité IEEE
.